研究背景
在功率受限的应用场景中，例如物联网中的边缘设备，需要具有低功率器件的电子设备。为了满足这些要求，集成电路的构建基块-场效应晶体管(FET)应具有低工作电压、小亚阈值斜率(SS)和低漏电流。超薄二维(2D)半导体，尤其是具有相对较大带隙的过渡金属硫族化合物(TMDs)，已被证明对低功率电子器件具有出色的静电栅极控制。2D TMD FET上的高k电介质应该是超薄且均匀的，并且与TMD的相互作用较弱，以保持其本征性质。然而，由于缺乏成核位点，在2D TMD的无悬挂键表面上制备高k电介质是一个巨大的挑战。为了避免在FET中使用高k电介质，另一种方法是在FET的栅极端中采用结电容，例如结型FET(JFET)中的pn结和金属-半导体FET(MESFET)中的肖特基结，它通常具有比介电电容大得多的电容，并显示出有效的静电栅极控制。JFET和MESFET中的表面电位变化等于栅极电压。与JFET相比，MESFET结构简单，制造相对容易。然而，金属/TMD界面中的费米能级钉扎和金属诱导的间隙态使得制造理想的肖特基结具有挑战性。
成果介绍
有鉴于此，近日，香港理工大学柴扬教授团队展示了一种将金属栅极转移到2D MoS2以获得高质量界面的低温工艺。通过排除对MoS2的外在掺杂并增加接触距离，高势垒高度Pt-MoS2肖特基结取代了常用的MOS电容器并消除了栅极电介质的使用。由于固有的高结电容和高质量界面，MoS2转移金属栅极(TMG)FET表现出低于1 V的工作电压和接近热极限(60 mV/dec)的亚阈值斜率。此外，TMG和背栅在一个占用空间很小的晶体管中可以实现逻辑功能。这些研究表明，TMGFET是具有简单制造方法的低功率电子应用的有希望候选者。文章以“Transferred metal gate to 2D semiconductors for sub-1 V operation and near ideal subthreshold slope”为题发表在著名期刊Science Advances上。
图文导读
图1. 顶栅MOSFET和TMGFET的比较。（A）顶栅MOSFET的器件结构示意图。（B）MoS2 MOSFET的MoS2和HfO2之间界面的横截面TEM图像。（C）顶栅MoS2 MOSFET中散射和陷阱的横截面表示。（D）带有TMG电极的TMGFET的器件结构。（E）MoS2 TMGFET的MoS2和Pt之间界面的横截面TEM图像。（F）MoS2 TMGFET间隙态的横截面表示。（G）具有SAL的MoS2 TMGFET的器件结构。（H&I）MoS2和Pt之间界面的横截面TEM图像和示意图。
图1A描绘了具有HfO2电介质的顶栅2D MoS2晶体管的横截面示意图。横截面TEM图像（图1B）显示出栅极电介质和MoS2之间的界面无序以及对MoS2顶层的损坏，这是电介质沉积过程中不可避免的结果。这些界面无序充当电荷陷阱并对器件的SS和迟滞产生不利影响（图1C）。此外，顶栅FET中的载流子非常靠近绝缘体/半导体界面。界面无序和陷阱会强烈散射载流子输运并降低器件性能。对于MoS2 TMGFET，选择Pt作为栅极，因为它具有5.6 eV的高功函数，有助于形成理想的n型MoS2肖特基势垒。为了减少金属/半导体界面处的费米能级钉扎效应，通过采用界面层或范德华(vdW)接触来削弱金属电极和半导体沟道之间的相互作用。在这项工作中，采用不同的方法来制造MoS2/Pt肖特基结进行比较，包括电子束蒸发以及有/无自组装层（SAL）的转移金属电极方法。图1D是具有转移Pt电极的MoS2 TMGFET的横截面示意图。得益于栅极的温和转移方法，MoS2沟道的缺陷可以忽略不计（图1E）。MoS2 TMGFET中的半导体沟道远离金属/MoS2界面（图1F）。MoS2沟道中的载流子较少受到金属/半导体界面的散射，这允许保留MoS2的本征迁移率。对于具有界面层的MoS2 TMGFET，在Pt/MoS2界面插入SAL以去钉扎费米能级。图1G和H分别是Pt/SAL/MoS2界面处的横截面示意图和TEM图像。与Pt/MoS2类似，Pt/SAL/MoS2仍然保留了MoS2层的完整性而没有任何损坏。SAL均匀分布在Pt和MoS2之间，厚度为1.5 nm。值得注意的是，SAL仅存在于MoS2表面，而在SiO2表面不存在，这可能是有机层与MoS2之间结合能的结果。
图2. Pt-MoS2接触的肖特基势垒。（A-C）具有不同接触电极的MoS2/Pt结的有效电子SBH提取，包括蒸发的Pt、没有SAL的转移Pt和有SAL的转移Pt。（D-F）Pt和MoS2之间界面计算的DOS。（G）MoS2/Pt结构的侧视图。（H）不同接触距离计算的SBH。
进行温度相关的测量来研究Pt/MoS2和Pt/SAL/MoS2的SBH。图2A-C显示了这些具有不同接触配置的器件的SBH，包括蒸发的Pt电极和有/无SAL的转移Pt电极。蒸发的Pt接触的费米能级靠近MoS2的导带，表现出62 meV的SBH。对于转移的Pt/MoS2，由于界面处最小化的无序和弱相互作用，费米能级接近价带，SBH为147 meV。对于转移的Pt/SAL/MoS2，SAL将金属和MoS2分开，降低了金属诱导的间隙态，并增加了SBH（261 meV），从而实现了高效的栅极控制并抑制了漏电流。
此外，构建了具有化学键合和不同接触距离的Pt/MoS2接触模型，以了解界面的基本原理。通过DFT计算，可以确定由界面层引起的界面处态密度(DOS)（图2D-F）。对于蒸发的接触，弛豫后Pt原子和MoS2之间的层间距为2.7 A，并且在界面处形成共价键（图2G）。蒸发的Pt接触电极的EF位于MoS2带隙的中间（图2D）。由于金属波函数的衰减，在MoS2的禁带中形成金属诱导的间隙态，从而降低了电子的势垒。第一层MoS2在接触电极下方金属化，导致费米能级被固定在MoS2的导带附近。对于转移的Pt/MoS2接触模型，层间距固定为5.2到9.2 A，对于转移的Pt/SAL/MoS2模型，根据TEM表征结果，层间距离相对较大（11.2 A）。图2E和F显示了有/无SAL的转移金属接触的相应DOS。与直接接触模型相比，在两种情况下，带隙中几乎不存在金属诱导的间隙态，费米能级靠近MoS2的价带。图2H是对应于Pt和MoS2之间距离的SBH。随着层间距离增加，费米能级从EC接近EV。
图3. MoS2 TMGFET的电学特性。（A）MoS2 TMGFET的光学和AFM图像。（B）肖特基二极管I-V曲线的半对数图。（C）厚度相关的转移特性。（D）不同厚度的三个器件在Vds为1 V时对应的SS。（E）TMGFET温度相关的转移特性。（F）输出特性。
图3A显示了MoS2 TMGFET的代表性光学和AFM图像。源/漏(S/D)电极为转移的Ag电极，而栅极叠层为转移的Pt/SAL/MoS2。为了进行比较，还制造了不含SAL的MoS2 TMGFET。Ag的功函数相对较低，可以与MoS2形成欧姆接触。因此，Pt栅极和Ag源极充当不对称接触二极管。Pt/SAL/MoS2结的理想因子η为1.18，Pt/MoS2的η为1.83（图3B），表明界面质量很高。考虑到较低的理想因子和电流，选择Pt/SAL/MoS2作为栅极堆叠。图3C显示了TMGFET中MoS2厚度相关的转移特性。对于具有单层MoS2的器件，它表现出增强模式，开/关比约为103；对于厚度为8.1 nm的器件，开/关比约为106。随着厚度从0.9增加到8.1 nm，Vth从0.04移到-0.21 V。较厚的MoS2需要更高的电压来耗尽沟道区并将阈值电压移至负侧。图3D显示了相应的SS。所有器件的SS都接近热极限(60 mV/dec)，远小于顶栅MOSFET(>100 mV/dec)。得益于小迟滞，正向和反向扫描的SS在亚阈值区域几乎重叠。TMGFET中的清洁界面最大限度地减少了俘获态，并实现了理想的SS。与金属性2D材料制成的JFET相比，金属电极的载流子浓度和电导率要高得多。施加到电极的栅极电压在金属/半导体结中完全下降，其中栅极电位的任何变化都完全转移到沟道。完美的界面加上高栅极可控性，确保SS接近热极限。图3E是TMGFET温度相关的转移特性。在300、320、340和360 K下，TMGFET的相应迁移率分别为89.4、186.1、170.1和287.4 cm2/V·s。TMGFET的载流子远离顶面，从而减少了表面声子散射。库仑散射随温度降低并导致高迁移率。图3F显示了TMGFET的输出特性。器件在小Vd区域显示出线性行为，表明了Ag/MoS2的欧姆接触，并且输出电流很容易在各种栅极电压下饱和。
图4. 优化的MoS2 TMGFET的电学特性。（A&B）MoS2 TMGFET和Au S/D电极的示意图和转移特性。（C）具体Au S/D电极的MoS2 TMGFET的输出特性。（D）具有Au S/D电极和自对准掺杂的MoS2 TMGFET的示意图。（E）自对准掺杂前后MoS2 TMGFET的转移特性。（F）掺杂TMGFET在不同栅极偏置下的转移特性。（G）掺杂TMGFET的迟滞和SS。（H）不同薄膜厚度的TMGFET的迁移率。（I）掺杂TMGFET的输出特性。
对于具有Ag S/D电极的TMGFET，Ag和顶层MoS2之间的接触是欧姆接触。当给栅极施加正电压时，从源极到栅极会有漏电流。为了减少TMGFET的表面漏电，使用Au S/D电极来构建肖特基接触（图4A）。与Ag接触相比，在Au/顶部MoS2界面形成了一个小的肖特基势垒。当向栅极施加正电压时，Au/顶部MoS2充当反向偏置的肖特基二极管并降低表面漏电流。图4B显示了不同厚度Au S/D TMGFET的转移特性。尽管与Ag接触相比，导通状态电流要小得多，但截止状态电流和栅极漏电都显示出显著降低。图4C是Au S/D电极的输出特性，与Ag接触相比，输出电流小得多。
为了增加Au接触器件的电流密度，使用自对准表面掺杂方法来增加载流子浓度并降低电阻。在完成Au接触TMGFET的制造后，将聚乙烯醇(PVA)旋涂到器件上，充当n型掺杂剂以增加MoS2的导电性。图4D给出了具有自对准掺杂和Au S/D的MoS2 TMGFET的示意图。由于电荷转移，PVA增加了MoS2中的载流子浓度。即使靠近接触区的MoS2的载流子密度增加，Au/顶部MoS2处的肖特基势垒仍然充当反向二极管以减少表面漏电。图4E显示了PVA掺杂前后TMGFET的双扫描转移特性。随着接触电阻降低，导通状态电流从7.4×10-9显著改善到1.11×10-6 A。导通电压向负方向移动。图4F显示了不同Vd下的转移特性和栅极漏电。晶体管在-0.6 V时导通。在Vd=0.1 V时，栅极漏电流的增量可以忽略不计，这是由于Vd较低时反向电压降低所致。该器件显示出6 mV可忽略不计的迟滞，并且SS在几乎所有亚阈值区域都接近60 mV/dec的热极限（图4G）。还研究了MoS2厚度对器件SS的影响（图4H）。MoS2厚度小于9 nm的器件显示出低于70 mV/dec的稳定SS。图4I是器件的输出特性。与没有掺杂的Au S/D相比，输出电流增加了20多倍，达到1.5 μA/μm。Au/MoS2界面处的肖特基势垒在掺杂过程后仍然保留，在低Vd区域表现出非线性。
图5. 使用TMGFET的双栅逻辑操作。（A）OR和AND逻辑运算的演示。（B）具有不同IN A的MoS2 TMGFET转移曲线厚度相关的半对数图。（C）具有不同IN A和IN B的逻辑OR运算。（D）逻辑AND运算。（E）在双栅操作下MoS2 TMGFET厚度依赖的耗尽区的示意图。
图5A显示了不同背栅电压下TMGFET的转移曲线。使用具有高电容的栅极介电层可以进一步降低背栅电压。当施加正背栅电压(+20 V)时，截止电压向负方向移动。当背栅电压从-20 V变为20 V时，厚样品（11.5 nm，红色曲线）的截止电流从3.3×10-12增加到8.0×10-10 A，而对于薄样品（3.4 nm，蓝色曲线），截止电流几乎保持不变。同时，厚样品的导通电流从6.7×10-7 A增加到1.7×10-6 A；对于薄样品，其导通电流从1.7×10-11 A增加到3.2×10-8 A。这些厚度相关的特性是由于TMG静电控制受到距离顶面的德拜长度的限制。通过与MoS2底面的背栅耦合，它可以在单个晶体管内实现更高效的静电栅极控制甚至逻辑计算功能。
将顶部TMG电压表示为IN A，将背栅电压表示为IN B。高输出电流和低输出电流分别定义为OUT 1和OUT 0。厚度相关的响应可以实现不同的逻辑操作。图5B是使用单个晶体管的OR和AND逻辑演示。IN A和IN B的输入信号如上图所示。厚样品(11.5 nm)显示OR功能，而薄(3.4 nm)样品显示AND功能。图5C和D是OR和AND逻辑运算的图形演示，其中红色和蓝色分别代表导通和截止状态。图5E比较了逻辑运算的器件工作机制。当向薄器件施加负背栅电压时，背栅几乎耗尽整个沟道，而无论顶栅电压如何。对于厚器件，顶栅仍然可以调节耗尽区以控制电导率。当向薄器件施加正背栅电压时，顶栅可以调节耗尽区。然而，厚器件的耗尽区不能在远离德拜长度的地方切断积累层，因此无论顶栅电压如何都使器件导电。
总结与展望
本文开发了一种将金属栅极转移到2D半导体沟道的制造工艺，从而消除了通常用于制备FET的真空和高温工艺。此外，还设计并采用了SAL来优化TMG/MoS2界面。实验结果和DFT计算验证了增加接触距离可以减少费米能级钉扎和金属诱导的间隙态。TMGFET显示出SS接近热极限、高开/关比和低栅极漏电流。此外，双栅极结构能够以小尺寸实现逻辑功能。这些研究表明，TMGFET是具有简单制造方法的低功率电子应用的有希望候选者。
文献信息
Transferred metal gate to 2D semiconductors for sub-1 V operation and near ideal subthreshold slope
(Sci. Adv., 2021, DOI:10.1126/sciadv.abf8744)
文献链接：
https://www.science.org/doi/10.1126/sciadv.abf8744